一、基于数/模变换技术的多种波形发生器的设计（论文文献综述）
任建新[1]（2021）在《基于概率成形的新型编码调制关键技术研究》文中指出全球互联网数据量遵循着每年约60%的增长速率迅速增长,而近些年来光纤通信系统传输容量的增速却从超摩尔定律的78%降至20%,缓慢的增速已远远不能满足急剧增长的传输容量需求,光纤通信系统面临严重的“容量危机”。在有限带宽资源下,编码调制技术通过高阶调制与可靠编码能够有效提升信道频谱效率,而基于概率成形的新型编码调制通过降低高能量星座点发射概率、增加低能量星座点发射概率,能够实现对均匀调制星座的概率分布优化,提升调制格式与传输信道的匹配度,成为改善光纤通信系统传输性能、逼近信道容量极限的有效手段。本论文在研究光纤通信系统中的编码调制理论基础上,针对如何低复杂度产生非均匀分布概率成形信号、如何进一步提升星座成形增益、如何实现概率成形机制安全性能的同步提升三个关键科学问题,重点研究了非均匀分布概率成形信号的产生方法、星座几何概率混合成形技术、以及基于混沌加密的概率成形安全机制。本论文的主要研究工作与创新点如下:1.非均匀分布概率成形信号的产生方法a)提出了基于符号分类的多子集分区映射概率成形信号产生方法,该方法通过将原始数据分类为携带不同比特数的多个符号子集,将子集中具有不同概率的符号映射到星座的不同区域,使得具有较高概率的符号映射到内部,具有较低概率的符号映射到外部,从而有效降低信号平均功率并改善系统误码率性能,该方法不仅具有低实现复杂度优势,还能够实现不同阶数的调制格式以获得灵活的信息熵,实验结果表明,所产生的PS-CAP-12信号比传统CAP-16信号获得了 2 dB的接收灵敏度增益;b)提出了基于霍夫曼编码的比特交织多载波概率成形信号产生方法,该方法通过霍夫曼编码映射与二进制信息比特交织,结合基于传统滤波器组多分支多载波概念的广义频分复用技术,实现了更低峰均功率比、超低带外辐射,并且对频率偏移和相位噪声不敏感的多载波概率成形信号产生,仿真结果表明,该方法具有更好的信号传输性能,能够支撑更高传输速率、更远传输距离。2.星座几何概率混合成形技术a)提出了基于类蜂巢型判决区域设计的二维星座混合成形方案,该方案以星座增益指数最大化为目标,通过增加星形星座中不同幅度圆环的数目,降低每个圆环上的星座点数,使得大部分星座点内缩,并引入概率成形技术优化星形星座中星座点的概率分布,基于星型星座几何结构设计与概率成形的结合,实现了星座平均功率的降低和星座增益指数的提升,实验结果表明,所提出的PS star-CAP-16较传统PS star-CAP-16获得了 1.5 dB的接收灵敏度增益;b)提出了基于正四面体基元设计的三维星座混合成形方案,该方案基于两种星座成形技术在三维星座空间上的结合作用,通过三维空间中以正四面体为基元的拓扑设计,充分发挥了高维空间星座几何概率优化潜力,使得在最小欧氏距离固定的条件下,实现了星座点尽可能的内向聚集与星座平均能量的降低,实验结果表明,所提出的3D-PS-CAP-16较传统3D-PS-CAP-16获得了 1.0 dB的接收灵敏度增益。3.基于混沌加密的概率成形安全机制a)提出了基于两级球形星座掩蔽的3D-CAP-PON系统,该系统基于蔡氏电路映射、一维Logistic映射两种混沌模型,分别实现了三维星座的旋转掩蔽与伸缩掩蔽,掩蔽后的星座呈一定厚壁的空心圆球状,这种多维多级多混沌星座掩蔽方法为星座掩蔽带来了更大的灵活性,有效提升了星座加密所带来的安全性能,实验结果表明,该方案密钥空间达1.2×1073量级,具备可靠的抗攻击能力;b)提出了基于混沌CCDM的PS-OFDM-PON系统,该系统基于可同时生成四组混沌序列的4D超混沌吕氏系统,实现了 QAM映射过程中幅度映射规则的混沌扰动加密以及正负符号的动态混沌配置,不仅能够进行星座概率分布的优化实现误码率性能的提升,而且可以进行数据的物理层加密实现安全性能的提升,实验结果表明,所提出的PS-16QAM-OFDM加密信号较均匀16QAM-OFDM获得了 1.2 dB的接收灵敏度增益,且密钥空间达1.98×1073量级,表现出了良好的初值敏感性。
阚绍佑[2]（2021）在《嵌入式可编程扫频信号发生器模块研究》文中指出随着5G的全球商用时代的到来,嵌入式技术的大规模应用,促使着电子测量仪器朝着智能化、小型化和模块化的方向发展,信号发生器作为最基本的电子仪器,在生产、科研、测控和通讯等领域中发挥着重要的作用。在嵌入式系统中,为了有效地测试系统的工作状况,这就要求系统中设计扫频信号发生器,而现有的信号发生器不能满足这种需求。为解决该问题,提出了一种基于Modbus标准的通讯协议,研制出了一款具有标准的通信接口的嵌入式可编程扫频信号发生器模块。节约了系统开发时间、开发成本,降低了开发人员的要求,主要研究内容如下:（1）研究直接数字频率合成（Direct Digital Synthesizer,DDS）信号输出频谱分布特征,明确了嵌入式可编程扫频信号发生器模块的指标需求。建立了DDS信号合成模型,对DDS信号合成方法进行建模分析,分析了滤波器对信号输出的影响,为滤波器的选择奠定了基础。（2）制定了标准化的通信协议,使系统具备良好的可拓展性和开放性。根据系统预期的性能指标,结合Modbus通信协议规范与系统参数设置的特点制定了通信协议。（3）实现了利用触控屏对系统参数进行设置。根据用户的使用习惯,基于EMWIN图形界面库,设计了人机交互界面,可在触控屏上对扫频信号发生器模式进行选择,对参数进行设定。（4）对设计的嵌入式可编程扫频信号发生器模块系统进行技术指标及性能测试。实验结果显示,利用制定的通信协议和标准的通信接口使模块很容易融入嵌入式系统中,且具有单频模式、扫频模式、FSK模式、BPSK模式和Chirp五种模式。能够输出正弦波和方波,正弦波最大输出频率为105MHz,输出的最大幅值为500m V,方波最大输出频率为10MHz,幅值为3.6V。相位噪声为-103.78d Bc/Hz,杂散水平为-54.19d Bc,频率稳定度达10-4。通过实验测试得出该款扫频信号发生器达到了预期指标,性能稳定,符合设计的功能要求。
王淋[3]（2021）在《用于光探测磁共振的FPGA技术研究》文中研究表明自旋磁共振技术可以快速、准确、无损的获得物质的组成和结构上的信息,是当代科学中最为重要的物质探索技术之一。磁共振技术包括核磁共振和电子顺磁共振,其经过几十年的发展,已经形成了一套成熟的系统。近年来,一种新兴的基于金刚石氮-空位色心的室温光探测磁共振技术得到了快速发展。氮-空位色心是金刚石中的一种点缺陷。该缺陷在室温条件下,可以实现自旋状态的光极化和光读出,是室温量子计算以及量子精密测量的优良载体。当前要开展基于金刚石氮-空位色心的光探测磁共振研究,需要依靠自主搭建的实验平台。其中的电子学系统,是实验装置与上位机沟通的桥梁,负责信号的产生、时序的操控、实验结果的读出以及实时数据处理等,扮演着至关重要的角色。早期的电子学系统主要依靠分立的商用设备搭建而成,使得我们的前沿科学和技术研究受限于国外仪器设备。因此自主研制多功能高性能的电子学系统势在必行。由于实验需求的复杂性和多变性,自研电子学系统不仅需要高性能指标和丰富灵活的数字逻辑功能,还需要低成本、高效的开发及优化能力,以应对实验系统的不断改进和需求更新。现场可编程门阵列（Field-Programmable Gate Array,FPGA）是 20 世纪 80 年代发展起来的一种高密度可编程逻辑器件,其具有丰富的数字逻辑资源,能够实现各种数字逻辑功能,具备重复编程能力,设计灵活,是一个优秀的数字功能设计及研究平台。以FPGA为核心设计的电子学系统,能够在实现多功能的前提下,配合高性能外围电路实现灵活性的实验电子学系统设计,并大大节省设计和开发成本。本论文基于FPGA,针对光探测磁共振实验平台中电子学系统的特点,从电子学操控设备和读出设备两个方面出发,对任意波形发生器、任意序列发生器、数据采集卡、时间数字转换器以及计数器的基本原理、FPGA逻辑结构设计、实现方法等进行了详细介绍。然后结合具体的实验系统,对基于FPGA的集成化电子学设计方案进行介绍,展示了在实验中的应用。本文的主要内容,分为五个部分:1.第一章节,介绍了 NV色心、光探测磁共振以及FPGA的基本知识,阐述了使用FPGA进行光探测磁共振实验平台电子学技术研究的意义。2.第二章节,介绍了基于NV色心的光探测磁共振实验装置及其电子学需求。3.第三章节,研究了电子学操控系统:任意波形发生器和任意序列发生器的FPGA数字逻辑设计方法,基于自研的硬件板卡实现了完整的FPGA功能设计并应用于实验系统。创新性地完成了最短脉宽350 ps,分辨率12ps的序列发生器设计。4.第四章节,研究了电子学读出系统:数据采集卡、时间数字转换器和计数器等的FPGA数字逻辑设计方法,基于自研的硬件板卡实现了完整的FPGA功能设计并应用于实验系统。实现了等效码宽1.15 ps,单链测量精度3.5 ps,并带有温度实时修正功能的时间数字转换器。5.第五章节,介绍了集成化电子学的FPGA数字逻辑设计方法,并将其在实验系统中进行应用。
巩佳宁[4]（2021）在《低杂散任意波形发生器硬件电路设计》文中研究说明任意波形发生器（Arbitrary Waveform Generator,AWG）作为一类信号产生设备,可以生成多种标准波形信号及用户自定义波形信号,具有频率切换速度快、带宽较大等特点,因此在信号源中扮演着十分重要的角色。与射频信号源比,AWG输出信号无杂散动态范围（Spurious Free Dynamic Range,SFDR）指标较小,这成为制约任意波形发生器进一步应用的关键因素。本文调研了六款采样率低于2.5GSPS任意波形发生器的SFDR指标,得出在500MHz带宽内该指标均小于40d Bc。因此本文通过设计一款2GSPS采样率低杂散AWG,在500MHz带宽内使仪器SFDR指标大于50d Bc,具体工作内容如下:1.杂散信号分析。通过分析理想DDS（Direct Digital Synthesis,DDS）输出信号频谱,得出数模转换器（Digital to Analog Converter,DAC）保持特性会在输出信号频谱中添加镜像频率信号;通过分析实现DDS结构时所用器件参数与理想DDS结构参数之间的差距,推导出DDS技术中引入的相位截断误差和幅度量化误差与输出信号SFDR指标的关系;基于集成运放仿真模型得出AWG输出信号频率大于10MHz时,放大器非线性造成的谐波失真是影响SFDR指标的关键因素。2.低杂散AWG硬件电路设计。通过分析上述四种因素对低杂散AWG输出信号SFDR指标的影响,确定相位截断误差与幅度量化误差造成的杂散信号幅值过小,可以忽略不计,SFDR指标可以通过使用低通滤波器电路滤除输出频谱中的镜像频率信号和谐波频率信号的方法实现,并利用MATLAB软件仿真及硬件电路测试确认输出信号SFDR指标满足目标要求;基于“FPGA+DAC+存储器”结构,通过分析低杂散AWG功能指标和性能指标,完成仪器硬件电路设计。3.FPGA逻辑工程设计。基于PCIe总线实现上位机与PCB板卡之间的数据通信功能;基于数据传输模块解决了存储器非均匀传输至均匀传输的转换;基于数据发送接口模块实现了最大传输4GB波形数据至DAC芯片;基于AXI4-Lite总线,实现时钟芯片配置、信号调理电路控制及仪器状态信息回读等功能。测试结果表明:低杂散AWG输出信号能力不弱于电子科技大学某型号AWG、鼎阳科技SDG6052X及是德科技M9336A仪器,且输出信号SFDR指标优于上述三款仪器,具体为输出信号频率在300MHz以内时,仪器SFDR大于65d Bc;在300MHz至500MHz范围内时,仪器SFDR大于50d Bc。具有低杂散输出能力的AWG不仅能适用更多测试场景,也能提升包含AWG设备系统的整体性能。
吕红亮[5]（2021）在《基于JESD204B接口DAC的任意波形发生模块同步性分析及验证》文中提出任意波形发生器是测试系统中常用的信号源,更高的采样率、通道间同步精度以及通道定时能力一直是任意波形发生器的发展方向。作为核心器件的DAC目前广泛采用JESD204B接口以适应高采样率所对应的高数据速率。由于JESD204B接口采用了不同的方式,也带来了多通道同步的问题,因此本文对采用JESD204B接口DAC的任意波形合成模块多通道同步问题进行分析和验证,主要内容如下:1、任意波形发生模块同步性分析。基于直接数字波形合成架构,将通道输出同步划分为DAC模块的转换同步和数据发生模块的数据同步两部分。通过对JESD204B协议原理和DAC特性分析,得到DAC转换同步的关键在于采样时钟和SYSREF信号的相位控制以及弹性缓冲区释放延迟的选取,并量化了每个因素对同步精度的影响。通过建立多通道数据发生模块定时模型,分析了要实现数据同步,各模块时钟、触发等关键信号需满足的条件,为设计提供理论依据。2、通道定时调节分析。根据波形合成原理,分析了多种基于波形点调节方式的原理、调节范围以及调节分辨率。考虑到基于波形点调节的分辨率限制,分析了采用JESD204B接口DAC通过调节采样时钟实现通道定时调节的可行性和调节手段,并确定了数据无差错传输下的调节范围。3、高采样率双通道精密同步的任意波形发生模块设计与实现。采用FPGA+DDR3 SDRAM+DAC架构实现了直接数字波形合成技术。针对目标DAC AD9166内部JESD204B相关时钟的分频特性,设计并实现了基于波形点延迟的同步补偿方法,并在此基础上实现了±2ns范围的通道延迟调节;在满足DAC数据速率的条件下,采用DDR3 SDRAM实现4G点的存储深度,并使用异步FIFO使得DDR3 SDRAM输出连续,配合所设计的同步控制模块实现了波形数据的同步;基于DDS、抖动衰减器、时钟分配器和PLL完成了2.5GHz～5GHz频率范围、10KHz调节步进的采样时钟和JESD204B系统所需时钟的产生与同步。基于时钟分配器的模拟精调单元和延迟线实现了小于1ps的延迟调节步进。根据测试,本次设计的任意波形发生模块最高采样率为5GSPS,存储深度为4G采样点每通道,双通道同步精度范围为19ps,超过了泰克公司AWG5202的25ps,通道定时调节范围为±2ns,调节步进小于1ps。
黄敬[6]（2021）在《基于函数式编程的波形发生模块核心IP核设计及实现》文中研究表明波形发生器是一种常用的信号源,由于其灵活的波形信号产生方式,被广泛的应用于电子电路和自动控制系统中。波形发生模块作为波形发生器产生波形数据的功能模块,通常由数据地址发生以及数据处理及控制这两个模块的波形发生核心IP核组成,它需要根据用户的需求完成相应的波形发生、波形数据处理等功能。其中如何快速实现参数化的波形发生核心IP核已成为实现波形发生模块的一大难点。相比用硬件描述语言实现波形发生核心IP核参数化能力差的特点,本文提出了一种基于函数式编程语言Scala的库Spinal HDL的IP核设计实现方案。Spinal HDL将函数式编程语言的软件特点带入到硬件逻辑设计中,有着高阶的函数操作和强大的参数化能力,提高了硬件逻辑设计的效率。本文主要完成的工作如下:1)用Spinal HDL设计实现了数据地址发生模块核心IP核如合成指令控制器、指令解析器、指令执行器、指令译码器、DMA控制器;设计实现了数据处理及控制模块核心IP核如失真信号合成器、AXI4-Lite转SPI控制器以及输出控制器。这些IP核都进行了参数化设计,可根据实际需求完成相应的参数化配置,并由这些波形发生模块核心IP核组建了序列波形发生模块以及失真信号发生模块。2)针对序列波形发生模块能够产生重复的序列波以及增强型序列波的需求,本设计中的合成指令控制器、指令解析器等相关IP核能够以指令的形式控制生成序列波以及增强型序列波。针对数据吞吐量可调的需求,本设计的序列波形发生模块在工作频率250MHz的条件下,数据位宽可实现32-1024bit的动态调节,完成不同的数据吞吐量设置。3)针对失真信号发生模块能够对多路谐波进行幅度控制及波形叠加的需求,本设计中失真信号合成器在200MHz的工作频率下实现了8个可独立配置的信号通道。通过设置不同的频率控制字产生不同频点的信号,设置不同的缩放因子对信号进行放大衰减,最后对通道数可变的输入信号进行多频点合成。4)完成波形发生模块核心IP核的仿真与测试,并对序列波形发生模块进行了基础波形段和序列波形发生的实验验证,以及对失真信号发生模块进行了点频信号和失真信号发生的实验验证。
赵若妤[7]（2021）在《一种双通道高采样率波形合成技术的设计实现》文中提出任意波形发生器为测试系统提供复杂的激励信号,可以根据用户的需求,定义或者生成一些较为复杂的信号源。任意波形合成技术是在生产任意波形发生器时要着重研究的核心技术。近年来,激励信号源在电子测量领域起到的作用越来越重要,对信号源质量的要求越来越高,需要的种类也越来越复杂,这就促使波形合成技术往高采样率、深存储的方向发展。本文基于直接数字波形合成技术的基本原理,以“FPGA+DDR3 SDRAM+DAC”为基本架构,FPGA芯片为数据处理的核心器件,设计了双通道波形合成模块,根据不同的用户需求,对从上位机接收到的波形数据进行大容量存储、高速读取合成和传输,主要研究内容如下:论文首先根据任意波形合成技术的原理,对波形合成技术、基于SGDMA机制的波形存储和波形读取模块、基于JESD204B协议的数模转换模块、时钟产生模块等重要功能模块进行了方案分析。基于DDWS技术,选取DDR3 SDRAM完成波形查找表的设计;根据6.4GSPS的技术指标要求,选用JESD204B接口DAC来完成高速数据传输和数模转换功能;根据JESD204B接口协议要求,设计时钟产生方案,搭建了满足两路6.4G/16bits传输需求的高速链路,实现了双通道DAC同步输出模拟波形的功能。根据文中提出的波形合成模块设计方案,完成了各个硬件模块的器件选型和电路设计;基于SGDMA技术完成了高速波形存储读取机制的设计,以及用于波形数据快速访问的描述符链表生成模块的设计,并进一步提供了软件界面用户可理解、可控制的SGDMA描述符链数据结构,从而实现了从软件端到信号生成端的波形数据连续、高速率的存取操作。文中,上述功能模块的设计工作在双通道数模转换电路板中进行了逻辑仿真与硬件实现,并在逻辑仿真验证之后对各功能模块功能进行了测试,以及对整机指标测试分析。测试结果表明,本文研究的双通道高采样率波形合成模块可以实现双通道、6.4GSPS采样率、存储深度2Gpts、最大输出频率1.6GHz的技术指标,输出信号质量满足指标要求。
陈朝阳[8]（2021）在《多通道精密同步任意波形合成模块设计与实现》文中认为多通道任意波形发生器可以输出多路具有可调节相位关系的复杂信号,在电子测试领域中有着广泛的应用。随着被测对象复杂度的提高,输出通道间精密同步和定时偏差调节逐渐成为了多通道任意波形发生器研究的重点。多通道任意波形发生器一般由多通道任意波形合成模块和模拟通道组成,而对其同步指标的影响主要来源于任意波形合成模块。故本文对影响多通道同步的因素进行分析,研究了多通道同步的实现方法,完成了精密同步的四通道3GSPS任意波形合成模块的设计,其主要研究内容如下:1、多通道同步分析。介绍了直接波形合成技术原理并基于该结构建立了多通道任意波形合成模块模型,对模型中DAC部分、数据发生部分及触发部分同步影响因素及实现同步的条件进行具体分析。2、总体方案设计。结合本设计相关指标对DAC进行选型分析,并根据B9129相关数据及时钟需求得到调节DCO时钟实现同步的方案。通过分析得到“FPGA+DDR3 SDRAM”的数据发生方案,并对加入同步FIFO等实现数据同步的三种方案进行对比分析。结合指标对时钟产生方法对比得到DDS激励PLL的时钟产生方案和时钟分配芯片实现多路时钟“粗调+精调”的相位调节方案。3、模块硬件电路设计。根据总体设计方案选用了AD9952激励ADF4351方式产生所需的可变时钟,同时通过对相位噪声计算分析得到其具体设计参数,并对LMK01801实现相位调节的具体方法进行了设计及验证。对数据发生部分中各个模块进行了选型及外围电路设计,对调节DCO时钟实现DAC输出同步的具体流程进行说明。4、模块逻辑设计。介绍了以PCIe硬核为核心的控制接口和以AXI4总线为主体的互联接口相关设计。采用异步FIFO实现了以AXI DMA为核心的跨时钟域数据读写及描述符链生成,同时对描述符链的产生流程及具体指令解析进行了介绍。最终使用ODDR原语实现了波形数据发送端的设计,并对数据具体映射方式进行说明。通过测试,本文所设计的四通道任意波形合成模块的最大采样率为3GSPS,最大存储深度1GSa,其四个通道间同步精度满足100ps要求,对国内多通道任意波形合成发展有一定的推进作用。
张嘉[9]（2021）在《基于谐波混频的功放波形测量技术研究》文中研究表明随着通信技术的不断发展,功率放大器显得越来越重要。对于传统的功率放大器电路分析,主要分析功率放大器电路的频域输出,对于功率放大电路的时域波形不是很受关注,但是对于一些功率放大器来说,需要关注其信号输出的时域波形,使得其信号在晶体管的电路波形达到预期要求,使得在晶体管上的电压与电流满足一定的要求,从而减少晶体管功率消耗,增大功率放大器的效率,减少能量消耗。对于功率放大器而言,通常都要对信号的谐波进行控制,此种方法称为谐波控制,进而实现功放的高效率输出。对于F或者F-1功率放大器是需要对信号的二次与三次谐波进行控制,从而在理论上实现100%的效率;为了提升功率放大器效率,只要实现晶体管电压与电流的不重合,就可以减少晶体管上的功率消耗,进而提升功放的效率,基于谐波控制的方法发展出的各类连续类功放进一步提升了功率放大器的阻抗解空间,简化功率放大器的设计,基于谐波控制的方法都要得到功放的时域波形,从而判断功放的工作状态,进而对功放进行优化。对于功率放大器来说,由于功率放大器自身强的非线性,信号的输入为一个单音信号时,信号的输出往往是多音信号,信号频谱较宽,难以使用直接采样或者带通采样的方式进行信号采样,从而得到其准确的信号时域波形。本文通过一种谐波混频的方式,将高频信号的均转换至低频信号,从而进行信号采样与分析,本文的主要工作如下:首先,设计一个谐波电路混频,将高频信号通过混频器至较为低频的信号,从而降低信号的采样率,对于此电路主要分为驱动电路、幅度均衡器、谐波发生器、耦合器和混频电路。驱动电路驱动谐波发生电路通过均衡电路使得谐波输出信号较为均衡,将放大器的大信号通过耦合电路耦合至混频电路,通过谐波混频之后,将低频信号采集,并对采集到的信号进行校正与恢复。随后,主要对采集到的信号进行恢复与校正,得到准确的信号频谱信息,考虑常见的几种信号频谱校正方法,并采取一种新型的信号频谱校正方法即全相位傅里叶变换方法实现对信号频谱的准确校正,对此种方法进行分析。由于采用了全相位处理方法,加快了单音信号的旁瓣谱线的下降速度,在信号主谱线范围内,信号相位几乎不变,提升了信号测量的准确度。最后,对整体电路的的输出采样进行了校正,得到信号的最终输出。
杨兴[10]（2020）在《基于BI-DAC的宽带信号合成关键技术研究》文中研究表明目前,现代电子系统要求所需信号必须是宽带复杂信号。然而,模拟合成方法只能用于生成简单宽带信号。虽然数字采样技术可用于生成宽带复杂信号,但是数模转换器（Digital-to-Analog Converter,DAC）的采样率仍然限制了宽带复杂信号的带宽。通过制造工艺或者采用基于时间交替的多DAC并行技术（Time Interleaved Digital-to Analog Converter,TI-DAC）可以直接或者等效提高 DAC采样率,从而提高宽带复杂信号带宽。但是,宽带复杂信号的带宽却受到了单个子DAC零阶保持特性的限制。为了突破该限制,基于频带交织的多DAC并行技术（Bandwidth Interleaving Digital-to-Analog Converter,BI-DAC）便应运而生。在BI-DAC中,存在着各种系统内部误差（时延误差、相位偏移误差和混叠误差）,最终导致BI-DAC所生成的宽带复杂信号失真。因此,为了在实现高带宽的同时,提高BI-DAC所生成宽带复杂信号的频谱质量,本文研究了 BI-DAC的宽带信号合成原理,分析了 BI-DAC中时延误差、相位偏移误差和混叠误差的来源,最后以实现时延误差、相位偏移误差和混叠误差的补偿为重点研究内容,主要开展了如下工作:（1）分析了 BI-DAC的宽带信号合成原理和误差来源:从频域的角度,研究了理想M路BI-DAC的宽带信号合成原理。在此基础上,研究并且分析了影响BI-DAC所生成的宽带复杂信号频谱质量的三种主要误差来源（时延误差、相位偏移误差以及混叠误差）。（2）提出了 BI-DAC时延误差和相位偏移误差的同时估计与同时补偿方法:研究了非理想两路BI-DAC所生成的宽带复杂信号在交叠频带的自功率谱表达式,推导出包含了时延误差和相位偏移误差的线性相位方程。采用“三点法”对该方程进行求解,实现时延误差和相位偏移误差的同时估计。在此基础上,采用数字预失真技术对子DAC的输入信号进行预失真处理,实现时延误差和相位偏移误差的同时补偿。实验结果表明,时延误差和相位偏移误差的绝对误差估计精度分别达到5.77%和-0.75%,并且有效实现时延误差和相位偏移误差的同时补偿。（3）提出了基于线性规划的数字FIR滤波器minimax设计:推导了非理想M路BI-DAC的系统传递方程和近似误差方程,基于线性规划,采用minimax方法对近似误差进行最小化,在此基础上,求解得到用于频带分解的数字FIR滤波器最优系数,实现模拟混频器和模拟滤波器非理想特性所引入的混叠误差有效补偿。以四路BI-DAC为例对所提出的方法进行了验证,达到了-61 dB的混叠误差抑制效果,计算复杂度仅为2.5728×105。这两项关键参数均优于传统WLS（weighted least square）设计和基于稳定双共轭梯度算法的优化设计。（4）提出了低计算复杂度的基于线性规划的数字FIR滤波器minimax设计:在基于线性规划的数字FIR滤波器minimax设计的基础上,提出了一种新的数字FIR滤波器阶数优化方法用于优化数字FIR滤波器的阶数,取得与基于线性规划的数字FIR滤波器minimax设计几乎相同的混叠误差补偿效果,还降低了基于线性规划的数字FIR滤波器minimax设计的计算复杂度。以四路BI-DAC为例验证了所提出的方法,该低计算复杂度设计达到了-62.1 dB的混叠误差抑制效果,并且计算复杂度为1.8304×105,低于基于线性规划的数字FIR滤波器minimax设计的计算复杂度。（5）提出了基于二阶锥规划的数字FIR滤波器minimax设计和WLS设计:推导了非理想M路BI-DAC的系统传递方程和近似误差方程,基于二阶锥规划,采用minimax方法和WLS方法最小化近似误差,从而求得用于频带分解的数字FIR滤波器最优系数。实现无约束的基于二阶锥规划的数字FIR滤波器minimax设计和WLS设计,补偿了模拟混频器和模拟滤波器非理想特性所引入的混叠误差。然后,研究了二阶锥规划允许添加的线性等式约束和凸二次不等式约束,将这两种约束添加到无约束的基于二阶锥规划的优化设计中,实现有约束的基于二阶锥规划的数字FIR滤波器minimax设计和WLS设计。以四路BI-DAC为例验证所提出的优化设计,无约束的基于二阶锥规划的数字FIR滤波器minimax设计和WLS设计分别可以实现-73.9 dB和-80.5 dB的混叠误差抑制效果,计算复杂度分别为9.66×105和8.31744×108。相比之下,无约束的基于二阶锥规划的WLS设计取得了更好的混叠误差抑制效果,但计算复杂度也更高。在选定频带（?）内,有约束的基于二阶锥规划的minimax设计和WLS设计都取得了低于-110 dB混叠误差抑制效果。在频带（?）外,两者分别取得了-36.5 dB和-42.9 dB的混叠误差抑制效果。此外,选定频带的宽度越小,带内的混叠误差抑制效果越好,带外的混叠误差抑制效果越差。最后,两种有约束的基于二阶锥规划的优化设计计算复杂度分别为1.3443×106和9.9602×108。相比之下,在选定频带之外有约束的基于二阶锥规划的WLS设计取得了更好的混叠误差抑制效果,但计算复杂度也更高。
二、基于数/模变换技术的多种波形发生器的设计（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、基于数/模变换技术的多种波形发生器的设计（论文提纲范文）
（1）基于概率成形的新型编码调制关键技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.2.1 光纤通信系统研究现状 |
| 1.2.2 基于概率成形的编码调制技术研究现状 |
| 1.3 论文主要工作及创新点 |
| 1.4 论文组织结构 |
| 参考文献 |
| 第二章 光纤通信系统中的编码调制基础理论研究 |
| 2.1 引言 |
| 2.2 光纤通信系统概述 |
| 2.2.1 IMDD系统 |
| 2.2.2 相干光通信系统 |
| 2.2.3 IMDD系统与相干光通信系统的比较 |
| 2.3 编码调制技术 |
| 2.3.1 IMDD系统中的先进调制技术 |
| 2.3.2 相干光通信系统中的先进调制技术 |
| 2.4 星座成形技术 |
| 2.4.1 概率成形技术 |
| 2.4.2 几何成形技术 |
| 2.5 本章小结 |
| 参考文献 |
| 第三章 非均匀分布概率成形信号的产生方法研究 |
| 3.1 引言 |
| 3.2 恒定成分分布匹配器 |
| 3.3 基于符号分类的多子集分区映射概率成形信号产生方法 |
| 3.3.1 方法原理 |
| 3.3.2 实验验证与结果分析 |
| 3.4 基于霍夫曼编码的比特交织多载波概率成形信号产生方法 |
| 3.4.1 方法原理 |
| 3.4.2 仿真验证与结果分析 |
| 3.5 本章小结 |
| 参考文献 |
| 第四章 星座几何概率混合成形技术研究 |
| 4.1 引言 |
| 4.2 星座增益指数 |
| 4.3 基于类蜂巢型判决区域设计的二维星座混合成形方案 |
| 4.3.1 方案原理 |
| 4.3.2 实验验证与结果分析 |
| 4.4 基于正四面体基元设计的三维星座混合成形方案 |
| 4.4.1 方案原理 |
| 4.4.2 实验验证与结果分析 |
| 4.5 本章小结 |
| 参考文献 |
| 第五章 基于混沌加密的概率成形安全机制研究 |
| 5.1 引言 |
| 5.2 混沌加密基础理论 |
| 5.3 基于两级球形星座掩蔽的3D-CAP-PON系统 |
| 5.3.1 系统原理 |
| 5.3.2 实验验证与结果分析 |
| 5.4 基于混沌CCDM的PS-OFDM-PON系统 |
| 5.4.1 系统原理 |
| 5.4.2 实验验证与结果分析 |
| 5.5 本章小结 |
| 参考文献 |
| 第六章 总结与展望 |
| 6.1 论文工作总结 |
| 6.2 未来相关工作展望 |
| 缩略语 |
| 致谢 |
| 攻读学位期间发表的学术论文和申请专利目录 |
（2）嵌入式可编程扫频信号发生器模块研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 本文研究内容及章节安排 |
| 1.3.1 研究内容 |
| 1.3.2 章节安排 |
| 第二章 扫频信号发生器基本构成与理论分析 |
| 2.1 DDS工作原理 |
| 2.2 DDS基本结构 |
| 2.2.1 相位累加器 |
| 2.2.2 波形存储器 |
| 2.2.3 数模转换器 |
| 2.2.4 低通滤波器 |
| 2.3 DDS频谱分析 |
| 2.3.1 DDS理想频谱特性 |
| 2.3.2 DDS实际频谱特性 |
| 2.4 DDS技术特点 |
| 2.5 本章小结 |
| 第三章 系统设计指标和硬件设计 |
| 3.1 系统的技术指标 |
| 3.2 硬件整体设计规划 |
| 3.3 MCU控制电路设计 |
| 3.4 串口通信电路设计 |
| 3.5 参数输入与显示电路设计 |
| 3.6 信号产生电路设计 |
| 3.6.1 AD9854 与MCU连接电路 |
| 3.6.2 AD9854 电源电路 |
| 3.6.3 参考时钟电路 |
| 3.6.4 方波产生电路 |
| 3.7 低通滤波电路设计 |
| 3.8 PCB设计 |
| 3.9 本章小结 |
| 第四章 系统软件设计 |
| 4.1 μC/OSIII系统特性 |
| 4.2 .软件系统总体设计 |
| 4.2.1 软件工作流程 |
| 4.2.2 软件功能设计 |
| 4.2.3 软件任务分类 |
| 4.3 主要控制任务设计 |
| 4.3.1 控制信号产生模块任务 |
| 4.3.2 上位机通信任务 |
| 4.4 本章小结 |
| 第五章 通信协议制定 |
| 5.1 整体方案设计 |
| 5.2 参考OSI模型 |
| 5.3 模型简化 |
| 5.4 确定各层协议 |
| 5.5 协议制定 |
| 5.5.1 ModBus_RTU 协议 |
| 5.5.2 参数设置 |
| 5.5.3 协议制定 |
| 5.6 串口通信测试 |
| 5.7 本章小结 |
| 第六章 系统测试与结果分析 |
| 6.1 测试方法 |
| 6.2 波形测试 |
| 6.2.1 正弦波波形测试 |
| 6.2.2 方波波形测试 |
| 6.2.3 调制波波形测试 |
| 6.3 频率稳定度测试 |
| 6.4 幅频特性和扫频测试 |
| 6.4.1 幅频特性测试 |
| 6.4.2 扫频测试 |
| 6.5 相位噪声与杂散测试 |
| 6.5.1 相位噪声测试 |
| 6.5.2 杂散测试 |
| 6.6 测试结果与总结分析 |
| 6.7 本章小结 |
| 第七章 总结与展望 |
| 7.1 总结 |
| 7.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读学位期间参加科研情况及获得的学术成果 |
（3）用于光探测磁共振的FPGA技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号说明 |
| 第1章 绪论 |
| 1.1 自旋磁共振简介 |
| 1.2 基于氮-空位色心的光探测磁共振简介 |
| 1.2.1 金刚石中的氮-空位色心 |
| 1.2.2 光探测磁共振及其发展应用 |
| 1.3 光探测磁共振实验装置简介及发展 |
| 1.4 光探测磁共振实验装置中的电子学 |
| 1.5 FPGA简介 |
| 1.5.1 FPGA的分类 |
| 1.5.2 FPGA的发展历史 |
| 1.5.3 FPGA的结构 |
| 1.5.4 FPGA功能的设计与编程 |
| 1.6 FPGA在自研光探测磁共振实验系统中的应用前景 |
| 1.7 本文结构 |
| 第2章 光探测磁共振中的电子学系统 |
| 2.1 光探测磁共振实验系统 |
| 2.1.1 单NV色心光探测磁共振实验系统 |
| 2.1.2 系综NV色心光探测磁共振实验系统 |
| 2.2 实验系统中的电子学设备 |
| 2.2.1 操控电子学 |
| 2.2.2 读出电子学 |
| 2.2.3 FPGA在实现自研电子学设备中的优势 |
| 2.3 本章小结 |
| 第3章 操控电子学系统中的FPGA技术 |
| 3.1 序列发生器 |
| 3.1.1 序列发生器发展历史 |
| 3.1.2 序列发生器实现方法介绍 |
| 3.1.3 序列发生器的工作基础 |
| 3.1.4 自研50皮秒精度序列发生器的FPGA设计 |
| 3.1.5 自研50皮秒精度序列发生器测试结果 |
| 3.1.6 具有窄脉宽发生能力的序列发生器的FPGA设计 |
| 3.1.7 自研窄脉宽序列发生器测试结果 |
| 3.2 任意波形发生器 |
| 3.2.1 任意波形发生器的发展历史 |
| 3.2.2 任意波形发生器的两种基本实现方法 |
| 3.2.3 任意波形发生器的工作基础 |
| 3.2.4 自研任意波形发生器的FPGA设计 |
| 3.2.5 自研任意波形发生器功能测试 |
| 3.3 本章小结 |
| 第4章 读出电子学系统中的FPGA技术 |
| 4.1 数据采集卡 |
| 4.1.1 数据采集卡发展历史 |
| 4.1.2 数据采集卡基本原理 |
| 4.1.3 自研数据采集卡的FPGA设计 |
| 4.1.4 自研数据采集卡功能测试 |
| 4.2 计数器Counter的FPGA设计 |
| 4.2.1 自研计数器的FPGA设计 |
| 4.2.2 计数器的功能测试 |
| 4.3 时间数字转换器TDC的FPGA设计 |
| 4.3.1 时间数字转换器发展历史 |
| 4.3.2 时间数字转换器实现方法介绍 |
| 4.3.3 自研时间数字转换器的FPGA设计 |
| 4.4 本章小结 |
| 第5章 集成化电子学系统中的FPGA设计方案 |
| 5.1 集成化电子学系统的优势 |
| 5.2 集成化电子学系统中的FPGA设计方案 |
| 5.2.1 结构 |
| 5.2.2 不同时钟下的同步设计 |
| 5.2.3 功能 |
| 5.3 集成化电子学系统的实验应用 |
| 5.3.1 单NV色心ODMR中的电子学集成化 |
| 5.3.2 系综NV色心ODMR中的电子学集成化 |
| 5.4 本章小结 |
| 第6章 总结与展望 |
| 6.1 论文总结 |
| 6.2 未来展望 |
| 参考文献 |
| 附录A 补充材料 |
| 1 DDR3简介及其FPGA读写控制 |
| 致谢 |
| 在读期间发表的学术论文与取得的研究成果 |
（4）低杂散任意波形发生器硬件电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状及发展态势 |
| 1.2.1 杂散抑制方法发展现状 |
| 1.2.2 任意波形发生器杂散水平发展现状 |
| 1.3 主要研究内容 |
| 1.4 论文章节安排 |
| 第二章 杂散信号分析 |
| 2.1 DDS工作原理 |
| 2.1.1 直接数字频率合成技术 |
| 2.1.2 直接数字波形合成技术 |
| 2.1.3 理想DDS结构输出频谱 |
| 2.2 DDS误差分析 |
| 2.2.1 相位截断误差对SFDR指标影响 |
| 2.2.2 幅度量化误差对SFDR指标影响 |
| 2.2.3 DAC非理想特性对SFDR指标影响 |
| 2.3 信号调理电路输出信号杂散分析 |
| 2.4 低杂散指标实现方案设计 |
| 2.4.1 波形合成方法 |
| 2.4.2 信号调理电路方案 |
| 2.5 本章小结 |
| 第三章 总体方案设计 |
| 3.1 硬件电路总体结构设计 |
| 3.2 信号调理电路方案论证 |
| 3.2.1 信号调理电路需求 |
| 3.2.2 输出信号杂散抑制方案 |
| 3.2.3 输出幅度调理方案 |
| 3.3 波形数据存储方案论证 |
| 3.3.1 存储器需求 |
| 3.3.2 存储器类型确定 |
| 3.3.3 波形存储方案设计 |
| 3.4 波形数据高速传输方案论证 |
| 3.4.1 波形传输接口选型 |
| 3.4.2 JESD204B协议方案设计 |
| 3.5 时钟产生方案论证 |
| 3.5.1 时钟模块电路需求 |
| 3.5.2 时钟模块电路方案设计 |
| 3.6 本章小结 |
| 第四章 硬件单元电路设计 |
| 4.1 数模转换单元电路设计 |
| 4.1.1 数字数据路径设计 |
| 4.1.2 时钟控制模块 |
| 4.1.3 控制功能模块 |
| 4.2 时钟单元电路设计 |
| 4.2.1 参考时钟自动切换电路设计 |
| 4.2.2 可变时钟产生单元电路设计 |
| 4.3 模拟信号调理单元电路设计 |
| 4.3.1 DAC输出信号去偏单元电路设计 |
| 4.3.2 输出信号幅度控制单元电路设计 |
| 4.3.3 输出信号杂散抑制电路设计 |
| 4.4 其他单元电路设计 |
| 4.4.1 DDR3 SDRAM单元电路设计 |
| 4.4.2 FPGA单元电路设计 |
| 4.5 本章小结 |
| 第五章 硬件逻辑工程设计 |
| 5.1 通信接口逻辑设计 |
| 5.2 波形数据传输控制模块设计 |
| 5.2.1 波形数据写入逻辑模块设计 |
| 5.2.2 波形数据读取逻辑模块设计 |
| 5.3 配置数据及控制信号发送模块设计 |
| 5.3.1 配置数据发送模块设计 |
| 5.3.2 控制信号发送模块设计 |
| 5.4 状态信息回读模块设计 |
| 5.5 波形数据发送逻辑模块设计 |
| 5.5.1 JESD204B接口模块设计 |
| 5.5.2 JESD204B接口数据映射 |
| 5.5.3 JESD204B接口同步设计 |
| 5.6 本章总结 |
| 第六章 系统测试及分析 |
| 6.1 仪器功能指标测试 |
| 6.2 仪器性能指标测试 |
| 6.2.1 采样率及存储深度指标测试 |
| 6.2.2 输出信号频率范围及准确度测试 |
| 6.2.3 输出信号幅度范围及准确度测试 |
| 6.2.4 输出信号SFDR指标测试 |
| 6.3 本章小结 |
| 第七章 总结与展望 |
| 7.1 全文总结 |
| 7.2 工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 附录 |
（5）基于JESD204B接口DAC的任意波形发生模块同步性分析及验证（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状和发展态势 |
| 1.2.1 多通道同步技术研究现状 |
| 1.2.2 任意波形发生器多通道同步发展现状 |
| 1.3 本文的主要研究内容 |
| 1.4 本文的章节结构安排 |
| 第二章 任意波形发生模块多通道同步分析 |
| 2.1 任意波形合成原理 |
| 2.2 波形合成模块同步分析 |
| 2.2.1 数模转换器同步分析 |
| 2.2.2 数据同步分析 |
| 2.3 多通道同步补偿与定时分析 |
| 2.3.1 定时粗调方案分析 |
| 2.3.2 定时精调方案分析 |
| 2.4 本章小结 |
| 第三章 总体方案设计 |
| 3.1 设计目标及需求分析 |
| 3.2 DAC方案分析 |
| 3.3 数据发生模块方案设计 |
| 3.3.1 DDR SDRAM选型 |
| 3.3.2 数据读写控制方案分析 |
| 3.3.3 数据速率匹配与数据同步方案分析 |
| 3.4 时钟方案设计 |
| 3.4.1 时钟同步方案分析 |
| 3.4.2 延迟调节方案分析 |
| 3.5 总体方案设计 |
| 3.6 本章小结 |
| 第四章 波形合成模块硬件设计 |
| 4.1 硬件总体方案设计 |
| 4.2 DAC模块设计 |
| 4.3 时钟电路设计 |
| 4.3.1 时钟需求分析 |
| 4.3.2 时钟电路设计 |
| 4.3.3 时钟测试 |
| 4.4 电源模块设计 |
| 4.4.1 FPGA电源设计 |
| 4.4.2 DAC电源设计 |
| 4.4.3 其他电源设计 |
| 4.5 本章小结 |
| 第五章 波形合成模块逻辑设计 |
| 5.1 JESD204B发送模块逻辑设计 |
| 5.2 DAC同步设计 |
| 5.3 DAC同步补偿设计 |
| 5.4 数据写入通路设计 |
| 5.5 数据读取通路设计 |
| 5.5.1 AXI DMA数据读取设计 |
| 5.5.2 描述符生成设计 |
| 5.6 波形数据输出同步设计 |
| 5.7 本章小结 |
| 第六章 系统测试和验证 |
| 6.1 测试平台介绍 |
| 6.2 常规指标测试 |
| 6.2.1 采样率和模拟带宽测试 |
| 6.2.2 存储深度测试 |
| 6.3 通道同步测试 |
| 6.3.1 示波器测量误差测试 |
| 6.3.2 双通道同步精度测试 |
| 6.4 通道延迟调节测试 |
| 6.5 本章小结 |
| 第七章 总结和展望 |
| 7.1 全文总结 |
| 7.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
| 附录 |
（6）基于函数式编程的波形发生模块核心IP核设计及实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究现状与发展趋势 |
| 1.3 本文主要研究内容 |
| 1.4 本论文的结构安排 |
| 第二章 波形发生模块需求分析与设计 |
| 2.1 波形发生原理 |
| 2.1.1 序列波形发生原理 |
| 2.1.2 失真信号发生原理 |
| 2.2 波形发生模块需求分析 |
| 2.2.1 总线接口需求分析 |
| 2.2.2 序列波形发生模块需求分析 |
| 2.2.3 失真信号发生模块需求分析 |
| 2.3 波形发生模块设计 |
| 2.3.1 序列波形发生模块设计 |
| 2.3.2 失真信号发生模块设计 |
| 2.3.3 函数式语言Spinal HDL概述 |
| 2.4 本章小结 |
| 第三章 数据地址发生模块设计及实现 |
| 3.1 地址发生器IP核设计及实现 |
| 3.1.1 指令地址发生器IP核设计及实现 |
| 3.1.2 数据地址发生器IP核设计及实现 |
| 3.2 指令解析器IP核设计及实现 |
| 3.2.1 序列波形合成专用指令集设计 |
| 3.2.2 指令解析器结构设计 |
| 3.3 指令执行器IP核设计与实现 |
| 3.4 合成指令控制器IP核设计及实现 |
| 3.4.1 整体结构设计 |
| 3.4.2 控制相关问题分析及处理 |
| 3.5 指令译码器IP核设计及实现 |
| 3.6 DMA控制器IP核设计及实现 |
| 3.6.1 DMA方案选择 |
| 3.6.2 DMA控制器设计 |
| 3.7 本章小结 |
| 第四章 数据处理及控制模块设计及实现 |
| 4.1 失真信号合成IP核设计及实现 |
| 4.1.1 定点小数乘法器的设计及实现 |
| 4.1.2 乘法器的最大工作频率分析 |
| 4.2 输出控制器IP核设计及实现 |
| 4.3 AXI4-Lite转SPI总线IP核设计及实现 |
| 4.3.1 AXI4-Lite转 SPI总线IP核结构设计 |
| 4.3.2 SPI寄存器配置 |
| 4.4 数模转换模块接口逻辑设计 |
| 4.5 本章小结 |
| 第五章 仿真与测试 |
| 5.1 仿真软件与测试平台 |
| 5.2 波形发生模块核心IP核仿真 |
| 5.2.1 数据地址发生模块仿真 |
| 5.2.2 数据处理及控制模块仿真 |
| 5.3 波形发生模块IP核测试 |
| 5.3.1 序列波形发生模块IP核测试 |
| 5.3.2 失真信号发生模块IP核测试 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 硬件实物图 |
| 攻读硕士学位期间取得的成果 |
（7）一种双通道高采样率波形合成技术的设计实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究现状及发展趋势 |
| 1.2.1 宽带任意波形发生器研究现状 |
| 1.2.2 深存储研究现状 |
| 1.3 主要研究内容与章节安排 |
| 第二章 任意波形合成模块硬件总体方案分析 |
| 2.1 硬件总体方案分析 |
| 2.2 波形合成模块方案分析 |
| 2.3 波形存储与读取模块方案分析 |
| 2.3.1 AXI4 总线接口介绍 |
| 2.3.2 波形存储方案分析 |
| 2.3.3 波形数据读写控制模块方案分析 |
| 2.4 数模转换模块方案分析 |
| 2.4.1 JESD204B接口协议 |
| 2.4.2 JESD204B发送端方案分析 |
| 2.5 时钟产生模块方案分析 |
| 2.6 本章小结 |
| 第三章 任意波形合成模块器件选型与电路设计 |
| 3.1 FPGA选型与电路设计 |
| 3.2 时钟芯片选型与电路设计 |
| 3.3 DAC模块选型与电路设计 |
| 3.4 存储模块选型与电路设计 |
| 3.5 逻辑设计工具选择 |
| 3.6 本章小结 |
| 第四章 基于SGDMA的波形存储与持续发送机制设计 |
| 4.1 载板与波形合成模块硬件电路板数据链路设计 |
| 4.1.1 基于GTH IP核的数据链路设计 |
| 4.1.2 数据链路逻辑仿真 |
| 4.2 波形数据写控制模块设计 |
| 4.2.1 基于AXI4的Block Design顶层设计 |
| 4.2.2 写控制模块逻辑仿真 |
| 4.3 波形数据读控制模块设计 |
| 4.3.1 基于SGDMA的存储器数据读取 |
| 4.3.2 描述符链表生成模块设计 |
| 4.4 本章小结 |
| 第五章 基于JESD204B协议的高速双DAC电路设计 |
| 5.1 DAC工作模式选取 |
| 5.2 波形数据发送模块设计 |
| 5.2.1 波形数据映射模块设计 |
| 5.2.2 发送端JESD204B IP核设计 |
| 5.3 JESD204B时钟系统设计 |
| 5.4 本章小结 |
| 第六章 测试与验证 |
| 6.1 测试平台搭建 |
| 6.2 采样率测试 |
| 6.3 双通道波形同步输出测试 |
| 6.4 无杂散动态范围(SFDR)和谐波失真(HD)测试 |
| 6.5 有效位数(ENOB)测试 |
| 6.6 存储深度测试 |
| 6.7 波形输出模拟带宽测试 |
| 6.8 最大输出频率测试 |
| 6.9 基带信号DUC调制功能测试 |
| 6.10 本章小结 |
| 第七章 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（8）多通道精密同步任意波形合成模块设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状和发展 |
| 1.3 主要研究内容和论文结构安排 |
| 第二章 多通道同步分析 |
| 2.1 直接数字波形合成技术 |
| 2.2 多通道任意波形合成模型 |
| 2.3 D/A同步分析 |
| 2.4 数据发生同步分析 |
| 2.5 触发同步分析 |
| 2.6 本章小结 |
| 第三章 总体方案设计 |
| 3.1 设计指标需求 |
| 3.2 数模转换器方案设计 |
| 3.2.1 DAC选型分析 |
| 3.2.2 DAC同步方案设计 |
| 3.3 数据发生方案设计 |
| 3.3.1 地址发生方案设计 |
| 3.3.2 存储方案设计 |
| 3.3.3 数据同步方案设计 |
| 3.4 时钟方案设计 |
| 3.4.1 时钟生成方案 |
| 3.4.2 时钟同步方案 |
| 3.4.3 相位调节方案设计 |
| 3.5 总体实现方案 |
| 3.6 本章小结 |
| 第四章 硬件电路设计 |
| 4.1 时钟模块设计 |
| 4.1.1 可变时钟设计 |
| 4.1.2 时钟同步设计及验证 |
| 4.2 数据发生模块设计 |
| 4.2.1 数据发生控制模块 |
| 4.2.2 数据存储模块 |
| 4.3 DAC模块设计 |
| 4.4 其他模块设计 |
| 4.4.1 总线接口模块设计 |
| 4.4.2 电源模块设计 |
| 4.5 本章小结 |
| 第五章 逻辑模块设计 |
| 5.1 控制与互联接口分析 |
| 5.1.1 控制接口分析 |
| 5.1.2 互联接口分析 |
| 5.2 数据读写控制模块设计 |
| 5.2.1 写数据模块设计 |
| 5.2.2 读数据模块设计 |
| 5.2.3 描述符链模块设计 |
| 5.3 数据发送模块设计 |
| 5.4 本章小结 |
| 第六章 测试与验证 |
| 6.1 测试平台搭建 |
| 6.2 输出波形测试和频谱分析 |
| 6.3 输出信号同步测试 |
| 6.4 本章小结 |
| 第七章 总结与工作展望 |
| 7.1 全文总结 |
| 7.2 工作展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 攻读硕士学位期间取得的成果 |
（9）基于谐波混频的功放波形测量技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 课题背景 |
| 1.2 国内外研究历史及其现状 |
| 1.3 论文安排 |
| 第二章 谐波混频电路设计 |
| 2.1 整体电路设计 |
| 2.2 梳状谱信号发生器 |
| 2.2.1 梳状谱发生器原理 |
| 2.2.2 梳状谱发生器电路 |
| 2.2.3 实验结论 |
| 2.3 驱动电路 |
| 2.3.1 放大电路分析 |
| 2.3.2 滤波电路 |
| 2.3.3 实验结论 |
| 2.4 宽带频域均衡电路 |
| 2.4.1 频域幅度均衡原理 |
| 2.4.2 宽带均衡器仿真与实验 |
| 2.4.3 实验结论 |
| 2.5 宽带耦合器 |
| 2.5.1 耦合器原理 |
| 2.5.2 宽带耦合器原理 |
| 2.5.3 宽带耦合器仿真与测试 |
| 2.5.4 实验结论 |
| 2.6 谐波混频电路 |
| 2.6.1 电路原理图 |
| 2.6.2 电路测试 |
| 2.6.3 实验结论 |
| 2.7 本章总结 |
| 第三章 信号校正与恢复 |
| 3.1 信号频谱误差 |
| 3.2 插值法 |
| 3.2.1 谱线内插法 |
| 3.2.2 比值校正法 |
| 3.3 相位差校正法 |
| 3.4 全相位校正法 |
| 3.4.1 全相位比值校正法 |
| 3.4.2 全相位相位差校正法 |
| 3.5 本章总结 |
| 第四章 实验结果与分析 |
| 4.1 电路验证 |
| 4.2 功放信号恢复 |
| 4.2.1 电路系数测试 |
| 4.2.2 信号波形恢复验证 |
| 4.2.3 功放输出信号测量 |
| 4.3 本章小结 |
| 第五章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（10）基于BI-DAC的宽带信号合成关键技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究历史与现状 |
| 1.2.1 BI-DAC的国内外研究历史与现状 |
| 1.2.2 BI-DAC中误差补偿的国内外研究历史与现状 |
| 1.3 本文的主要贡献与创新 |
| 1.4 本文的结构安排 |
| 第二章 BI-DAC的宽带信号合成原理和误差来源分析 |
| 2.1 理想BI-DAC的宽带信号合成原理 |
| 2.2 时延误差和相位偏移误差 |
| 2.2.1 时延误差 |
| 2.2.2 相位偏移误差 |
| 2.3 混叠误差 |
| 2.3.1 模拟混频器的非理想特性引入的混叠误差 |
| 2.3.2 模拟滤波器的非理想特性引入的混叠误差 |
| 2.4 本章小结 |
| 第三章 时延误差和相位偏移误差的估计与补偿 |
| 3.1 时延误差和相位偏移误差的误差模型建立与分析 |
| 3.2 时延误差和相位偏移误差的估计与补偿 |
| 3.2.1 基于“三点法”的时延误差和相位偏移误差的估计 |
| 3.2.2 基于数字预失真技术的时延误差和相位偏移误差的补偿 |
| 3.3 仿真测试验证与分析 |
| 3.4 本章小结 |
| 第四章 基于线性规划的数字FIR滤波器minimax设计 |
| 4.1 基于线性规划的数字FIR滤波器minimax设计 |
| 4.1.1 非理想M路 BI-DAC中模拟滤波器的设计 |
| 4.1.2 基于线性规划的数字FIR滤波器minimax设计 |
| 4.1.3 计算复杂度推导 |
| 4.2 低计算复杂度的基于线性规划的数字FIR滤波器minimax设计 |
| 4.2.1 基于线性规划的不同阶数数字FIR滤波器minimax设计 |
| 4.2.2 数字FIR滤波器的阶数优化方法 |
| 4.2.3 计算复杂度推导 |
| 4.3 有效性和计算复杂度的仿真测试验证与分析 |
| 4.3.1 基于线性规划的数字FIR滤波器minimax设计的验证与分析 |
| 4.3.2 低计算复杂度优化设计的验证与分析 |
| 4.4 本章小结 |
| 第五章 基于二阶锥规划的数字FIR滤波器minimax设计和WLS设计 |
| 5.1 无约束的基于二阶锥规划的minimax设计和WLS设计 |
| 5.1.1 无约束的基于二阶锥规划的数字FIR滤波器minimax设计 |
| 5.1.2 无约束的基于二阶锥规划的数字FIR滤波器WLS设计 |
| 5.1.3 计算复杂度推导 |
| 5.2 有约束的基于二阶锥规划的minimax设计和WLS设计 |
| 5.2.1 线性等式约束 |
| 5.2.2 凸二次不等式约束 |
| 5.2.3 计算复杂度推导 |
| 5.3 仿真测试验证与分析 |
| 5.3.1 有效性的验证与分析 |
| 5.3.2 计算复杂度的验证与分析 |
| 5.4 本章小结 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间取得的成果 |
四、基于数/模变换技术的多种波形发生器的设计（论文参考文献）
- [1]基于概率成形的新型编码调制关键技术研究[D]. 任建新. 北京邮电大学, 2021(01)
- [2]嵌入式可编程扫频信号发生器模块研究[D]. 阚绍佑. 西安石油大学, 2021(09)
- [3]用于光探测磁共振的FPGA技术研究[D]. 王淋. 中国科学技术大学, 2021(09)
- [4]低杂散任意波形发生器硬件电路设计[D]. 巩佳宁. 电子科技大学, 2021(01)
- [5]基于JESD204B接口DAC的任意波形发生模块同步性分析及验证[D]. 吕红亮. 电子科技大学, 2021(01)
- [6]基于函数式编程的波形发生模块核心IP核设计及实现[D]. 黄敬. 电子科技大学, 2021(01)
- [7]一种双通道高采样率波形合成技术的设计实现[D]. 赵若妤. 电子科技大学, 2021(01)
- [8]多通道精密同步任意波形合成模块设计与实现[D]. 陈朝阳. 电子科技大学, 2021(01)
- [9]基于谐波混频的功放波形测量技术研究[D]. 张嘉. 电子科技大学, 2021(01)
- [10]基于BI-DAC的宽带信号合成关键技术研究[D]. 杨兴. 电子科技大学, 2020(03)